【筆記】Create a Verilog Project

　　安裝好 Verilog 的撰寫環境－－Quartus II 之後，我們還需要建置好一個專案（project）才能正式開始。所以，這裡簡單的描述一下建立專案，以及編譯 Verilog 原始碼的流程。



　　首先，點選選單的 File/New Project Wizard。就會跳出一個專案的建置精靈：



　　在「What is the working directory for this project?」中輸入你專案的擺放路徑，並在「What is the name of this project?」中輸入專案的名稱（註1）。

　　若是專案路徑的資料夾不存在，會跳出訊息問你是否要建立它：



　　確定要建立，就選擇「是」。



　　按下 Next 之後，我們可以加入一些現有的檔案到專案裡頭：



　　你可以利用 File name 後方的「...」按鈕開啟檔案對話方塊，選擇要加入的檔案，再按下 Add 按鈕加入專案。也可以直接按下 Add All 將目錄下的檔案都加到專案中。

　　不過，這裡我們還沒有任何現存的檔案可以加入，所以直接按下 Finish 完成專案建置（註2）。



　　建立好專案之後，我們還需要建立一個 Verilog 的原始碼檔案。按下選單的 File/New，就會出現對話框詢問你新增的檔案類型：



　　由於我們要是 Verilog 的原始碼檔案，所以選擇「Verilog HDL File」。

　　新增完成之後，就可以直接開始撰寫程式碼（下圖中的程式碼為先前 Verilog Module 解釋的 AndGate Module）：



　　接下來將檔案存檔：



　　請記得，Quartus II 的主要模組一定要跟檔案名稱相同。



　　接下來，就可以按下選單的 Precessing/Start Compilation 開始編譯的動作。假如跳出「Full Compilation was successful」的對話框，就代表編譯成功了（註3）：

註1. 建議將專案放在獨立的地方，並為專案取個有意義的名稱，方便以後重複使用專案。
註2. 實際上後面還有一些設定燒錄晶片跟相關工具的部份，不過這裡我們目前都用不到。
註3. 這裡會看到其實編譯過程中會有些警告訊息。雖然這裡我們並不在意它，不過你也可以去看看這些警告訊息，查查到底為什麼。